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NCP3418, NCP3418A
OD
DRVH
or
DRVL
IN
t pdlOD
90%
Figure 2. Output Disable Timing Diagram
t pdhOD
10%
DRVL
t pdlDRVL t fDRVL
90%
1.5 V
10%
t pdlDRVH
10%
t rDRVL
90%
t pdhDRVH
t rDRVH
90%
90%
t fDRVH
DRVH--SW
SW
10%
4V
10%
t pdhDRVL
Figure 3. Nonoverlap Timing Diagram (timing is referenced to the 90% and 10% points unless otherwise noted)
http://onsemi.com
5
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